賽靈思交付業(yè)界首款異構3D FPGA器件

Virtex-7 H580T FPGA—賽靈思(Xilinx)將其稱(chēng)作“全球首款異構3D All Programmable產(chǎn)品”—日前正式發(fā)貨。通過(guò)采用賽靈思的堆疊硅片互聯(lián)(SSI)技術(shù)，Virtex-7 HT單芯片方案可提供最多達16個(gè)28 Gbps收發(fā)器和72個(gè)13.1 Gbps收發(fā)器，從而能夠滿(mǎn)足未來(lái)關(guān)鍵Nx100G和400G線(xiàn)路卡設計需求。

 

2010年10月，Xilinx高調宣布推出業(yè)界首項SSI技術(shù)。該公司全球高級副總裁兼亞太區執行總裁湯立人強調說(shuō)，之前曾有廠(chǎng)商試圖通過(guò)將兩個(gè)或多個(gè)FPGA進(jìn)行邏輯互聯(lián)，創(chuàng )建出更大型的“虛擬FPGA”，最終實(shí)現復雜設計。但往往由于可用I/O數量有限，再加之FPGA間信號傳輸造成的時(shí)延限制性能，以及使用標準的器件I/O來(lái)創(chuàng )建多個(gè)FPGA之間的邏輯連接增加功耗等因素，這些努力都宣告失敗。而SSI技術(shù)的核心則來(lái)自于賽靈思專(zhuān)利的ASMBL架構、微凸塊技術(shù)以及TSMC的硅通孔(TSV)技術(shù)。

 

2011年，賽靈思采用臺積電(TSMC)28nm HPL工藝，推出第一款采用SSI技術(shù)的商用FPGA產(chǎn)品Virtex-7 2000T，并將該技術(shù)命名為2.5D SSI。Virtex-7 2000T采用并排式芯片布局，將4個(gè)相同的、經(jīng)ASMBL架構優(yōu)化的FPGA Slice并排排列在硅中介層上。Slice之間擁有超過(guò)10,000個(gè)過(guò)孔走線(xiàn)，時(shí)延僅為1納秒，然后再通過(guò)微凸塊將硅片連接至硅中介層。由于采用的是大量低延時(shí)、芯片間互連，并連接至球形柵格陣列，從而避免了垂直硅片堆疊方法出現的熱通量和設計工具流問(wèn)題。

 

湯立人分析稱(chēng)，推動(dòng)賽靈思28Gbps收發(fā)器解決方案需求增長(cháng)的主要動(dòng)力來(lái)自于以下三個(gè)方面：

 

1、通信設備OEM廠(chǎng)商面臨著(zhù)將設備密度翻番同時(shí)保持功耗不變、并降低成本的壓力。相對于CFP光學(xué)模塊而言，CFP2光學(xué)模塊可支持新一代100–400Gbps系統的設計，最大化面板帶寬密度，同時(shí)又不增加尺寸和功耗。

 

2、需要數據速率范圍在10Gbps到28Gbps之間的SEREDES，以支持更高帶寬。芯片到光學(xué)模塊、芯片到背板以及芯片間接口的抖動(dòng)要求正變得極其嚴格，這也是賽靈思在開(kāi)發(fā)Virtex-7 HT FPGA(包括Virtex-7 H290T和Virtex-7 H870T)時(shí)除功耗之外所關(guān)注的另一重點(diǎn)。

 

3、構建400Gbps線(xiàn)路卡的客戶(hù)希望單芯片解決方案的輸入端具有16個(gè)28Gbps收發(fā)器連接到4個(gè)400Gbps CFP2光學(xué)模塊。有關(guān)系統還要求用48-72個(gè)10.3125Gbps收發(fā)器連接到多個(gè)數據速率為200Gbps或400Gbps的NPU或ASIC。除了提供帶有16個(gè)28Gbps收發(fā)器的Virtex-7 HT之外，賽靈思還為100Gbps、2 x 100Gbps應用提供帶4個(gè)或8個(gè)28Gbps收發(fā)器的器件。

 

之所以將此次推出的H580T稱(chēng)之為“異構(Heterogeneous)3D”產(chǎn)品，就是因為將3片28nm FPGA管芯(內置72個(gè)13Gbps收發(fā)器)和16個(gè)40nm的28Gbps收發(fā)器(共2片，每片8個(gè)置于FPGA管芯陣列的兩側)進(jìn)行了堆疊互聯(lián)。據稱(chēng)，與Virtex-7 H580T相比，以ASSP為基礎的解決方案還有一年多才會(huì )面世，而且需要5個(gè)器件來(lái)實(shí)現同等功能，此外功耗至少增加40%，成本增加50%。

 

內含28 Gbps收發(fā)器的Virtex-7 HT可以用單個(gè)器件支持4個(gè)IEEE 100G變速機制(gearbox)，而且能在同一FPGA中集成先進(jìn)調試功能、OTN、以太網(wǎng)MAC或Interlaken IP，無(wú)需獨立的gearbox和ASSP器件。這樣就能有效降低整體功耗和BOM成本，而且可為客戶(hù)提供不同的系統集成度，從而滿(mǎn)足他們在向CFP2光學(xué)模塊轉型時(shí)對空間、功耗和成本的要求。

 

采用SSI技術(shù)讓賽靈思不僅推出了基于TSMC 28nm高性能、低功耗工藝的大容量器件，而且還能通過(guò)大量收發(fā)器實(shí)現更高的系統性能。賽靈思方面強調說(shuō)，如何有效升級網(wǎng)絡(luò )、如何應對數據用量的幾何級增長(cháng)，對通信產(chǎn)業(yè)而言至關(guān)重要。這需要降低光學(xué)模塊的功耗、增加端口的傳輸密度，同時(shí)還要降低單位比特的成本。

 

FPGA和收發(fā)器分屬數字和模擬的不同工藝。湯立人認為，在當前CFP2以及未來(lái)CFP4光學(xué)模塊發(fā)展的推動(dòng)下，Virtex-7 HT的異構化架構可以為核心FPGA和28 Gbps收發(fā)器芯片提供獨立的技術(shù)選項，從而避免浪費系統功耗和對計算任務(wù)毫無(wú)助益的高漏電晶體管對FPGA造成的負擔。在芯片上采用獨立于核心FPGA架構的28 Gbps收發(fā)器，進(jìn)一步實(shí)現了卓越的噪聲隔離功能，最佳的整體信號完整性和系統空間余量，并針對設計收斂和更快上市，大大提升了生產(chǎn)力。

 

異構3D IC的推出對軟件開(kāi)發(fā)環(huán)境提出了怎樣的挑戰？湯立人解釋說(shuō)，盡管SSI技術(shù)使FPGA在容量方面取得了巨大的飛躍，但除了需要Vivado設計套件之外，并不會(huì )給客戶(hù)的設計方法帶來(lái)巨大影響。“這種架構的關(guān)鍵特點(diǎn)之一就是我們能夠依照自然分區確立每個(gè)裸片的邊界，而這在傳統的單芯片FPGA架構中通常要走長(cháng)線(xiàn)。”他表示，“這就意味著(zhù)我們不用在設計工具上花費很多精力以適應器件需要。同時(shí)，我們的客戶(hù)也不必對設計方法或流程進(jìn)行重大調整。”

 

湯立人預計，一旦客戶(hù)啟用Vivado設計套件，就會(huì )立即體會(huì )到其相對于ISE的優(yōu)勢。他說(shuō)，“與同類(lèi)競爭工具相比，Vivado設計套件的運行時(shí)間可縮短4倍，能夠顯著(zhù)提升用戶(hù)的設計生產(chǎn)力。同時(shí)該設計套件純熟地運用了多種業(yè)界標準，諸如 System Verilog、SDC（Synopsys 設計約束）、C/C++/System C、ARM AMBA AXI-4互聯(lián)、互動(dòng)TCL(工具命令語(yǔ)言)腳本。Vivado 設計套件的其它突出優(yōu)勢包括為Vivado的眾多報告和設計視圖提供全面的交叉探測功能、預計將于2012年推出的高級圖形化IP集成功能、首款得到FPGA廠(chǎng)商全面支持的商用高層次綜合技術(shù)(C++到HDL綜合)。